數(shù)字集成電路物理設(shè)計？ 那么，數(shù)字集成電路物理設(shè)計？一起來了解一下吧。
數(shù)字集成電路設(shè)計的前期工作是很重要的。包括對設(shè)計要求的理解消化，輸入條件與輸出要求（邏輯關(guān)系，電平和電流），還要知道設(shè)計后將要投片試驗的工藝線的情況，包括光刻的分辨率等。做好這些才能開始設(shè)計。設(shè)計工作現(xiàn)在多選擇計算機輔助設(shè)計。筆者曾從事數(shù)字集成電路設(shè)計工作，但是那是手工設(shè)計的。現(xiàn)在已經(jīng)不再使用，故不再此贅述了。
數(shù)字集成電路較容易上手，對EDA技術(shù)的掌握；模擬電路要求就更高了，模擬集成電路就更難把握，個人認為數(shù)模結(jié)合設(shè)計比較好，一般應(yīng)用中也是，遇到模擬信號的，先采集，轉(zhuǎn)換，數(shù)字處理... ...
這個問題問的比較大，DSP，CPU，顯卡等復(fù)雜的集成電路都為數(shù)字集成電路，他們的研究領(lǐng)域可就大了。一般都包含如下：頂層架構(gòu)（硬件架構(gòu)，軟件架構(gòu)），算法；底層的實現(xiàn)：架構(gòu)或算法下的模塊或IP的實現(xiàn)；具體細節(jié)可以到：針對時序，面積，功耗，可測試性，可制造性等集成電路相關(guān)的約束的進行電路設(shè)計，包括：RTL設(shè)計，低功耗設(shè)計，可測試性設(shè)計，功能仿真（基于覆蓋率或定向），半定制實現(xiàn)（syn，DFT，sta，layout，DRC/LVS/SI/DFM等）或全定制設(shè)計。
1.模擬集成電路設(shè)計：
這塊是前端中的前端，技術(shù)流中的技術(shù)流（說這個完全沒有鄙視其他方向工程師的意思，事實上集成電路從設(shè)計到生產(chǎn)的每一步都是極其富有技術(shù)含量的，在任何一個方向上成為專家，都是很有前途的）。模擬集成電路設(shè)計工程師需要掌握扎實的電路分析能力，需要掌握扎實的半導(dǎo)體器件物理知識以及集成電路生產(chǎn)工藝方面的知識，另外，還要學(xué)習(xí)信號與系統(tǒng)等，可謂面面俱到。另外，由于模擬集成電路設(shè)計具有前瞻性，目前國內(nèi)很少有系統(tǒng)的學(xué)習(xí)資料，所以需要工程師有很強的分析問題、解決問題的能力，并且在工作中會不斷給自己充電。
2.數(shù)字集成電路設(shè)計：
數(shù)字設(shè)計也是集成電路設(shè)計領(lǐng)域的前端技術(shù)，數(shù)字集成電路設(shè)計工程師要對電路的整體功耗、時序、面積有著很深刻的了解。數(shù)字電路的優(yōu)劣通常是各公司競爭的籌碼，所以數(shù)字前端的工作往往具有很強的挑戰(zhàn)性。一個好的數(shù)字前端不但要具有一定的電路分析能力，還要有很強的編程、腳本構(gòu)建能力，也是市面上稀缺的人才。
3.模擬版圖、數(shù)字PR
樓主提問雖然主要是問IC design，但是，一個好的designer通常需要對版圖十分熟悉，如果沒有好的版圖支持，再好的設(shè)計都是空談。優(yōu)秀的模擬版圖工程師能獨立分析很理解電路構(gòu)架，制作出符合設(shè)計要求的高精度、低面積版圖。同樣，一個優(yōu)秀的數(shù)字版圖工程師也須具備很強的腳本編寫能力，可以對電路的版圖進行合理約束，制作出具有競爭力的（小面積）版圖。
參見：集成電路及超大規(guī)模集成電路
集成電路設(shè)計涉及對電子器件（例如晶體管、電阻器、電容器等）、器件間互連線模型的建立。所有的器件和互連線都需安置在一塊半導(dǎo)體襯底材料之上，這些元件通過半導(dǎo)體器件制造工藝（例如光刻等）安置在單一的硅襯底上，從而形成電路。目前最常使用的襯底材料是硅。設(shè)計人員會使用技術(shù)手段將硅襯底上各個器件之間相互電隔離，以控制整個芯片上各個器件之間的導(dǎo)電性能。PN結(jié)、金屬氧化物半導(dǎo)體場效應(yīng)管等組成了集成電路器件的基礎(chǔ)結(jié)構(gòu)，而由后者構(gòu)成的互補式金屬氧化物半導(dǎo)體則憑借其低靜態(tài)功耗、高集成度的優(yōu)點成為數(shù)字集成電路中邏輯門的基礎(chǔ)構(gòu)造。設(shè)計人員需要考慮晶體管、互連線的能量耗散，這一點與以往由分立電子器件開始構(gòu)建電路不同，這是因為集成電路的所有器件都集成在一塊硅片上。金屬互連線的電遷移以及靜電放電對于微芯片上的器件通常有害，因此也是集成電路設(shè)計需要關(guān)注的課題。
隨著集成電路的規(guī)模不斷增大，其集成度已經(jīng)達到深亞微米級（特征尺寸在130納米以下），單個芯片集成的晶體管已經(jīng)接近十億個。 由于其復(fù)雜性，集成電路設(shè)計相較簡單電路設(shè)計常常需要計算機輔助的設(shè)計方法學(xué)和技術(shù)手段。集成電路設(shè)計的研究范圍涵蓋了數(shù)字集成電路中數(shù)字邏輯的優(yōu)化、網(wǎng)表實現(xiàn)，寄存器傳輸級硬件描述語言代碼的書寫，邏輯功能的驗證、仿真和時序分析，電路在硬件中連線的分布，模擬集成電路中運算放大器、電子濾波器等器件在芯片中的安置和混合信號的處理。相關(guān)的研究還包括硬件設(shè)計的電子設(shè)計自動化（EDA）、計算機輔助設(shè)計（CAD）方法學(xué)等，是電機工程學(xué)和計算機工程的一個子集。
對于數(shù)字集成電路來說，設(shè)計人員現(xiàn)在更多的是站在高級抽象層面，即寄存器傳輸級甚至更高的行為級，使用硬件描述語言或高級建模語言來描述電路的邏輯、時序功能，而邏輯綜合可以自動將寄存器傳輸級的硬件描述語言轉(zhuǎn)換為邏輯門級的網(wǎng)表。對于簡單的電路，設(shè)計人員也可以用硬件描述語言直接描述邏輯門和觸發(fā)器之間的連接情況。網(wǎng)表經(jīng)過進一步的功能驗證、布局、布線，可以產(chǎn)生用于工業(yè)制造的版圖設(shè)計文件，根據(jù)該文件來可以在硬件上實現(xiàn)實際的集成電路電路。模擬集成電路設(shè)計涉及了更加復(fù)雜的信號環(huán)境，對工程師的經(jīng)驗有更高的要求，并且其設(shè)計的自動化程度遠不及數(shù)字集成電路。
逐步完成功能設(shè)計之后，設(shè)計規(guī)則會指明哪些設(shè)計符合制造要求，而哪些設(shè)計不符合，而這個規(guī)則本身也十分復(fù)雜。集成電路設(shè)計流程需要符合數(shù)百條這樣的規(guī)則。在一定的設(shè)計約束下，集成電路物理版圖的布局、布線對于獲得理想速度、信號完整性、減少芯片面積來說至關(guān)重要。半導(dǎo)體器件制造的不可預(yù)測性使得集成電路設(shè)計的難度進一步提高。在集成電路設(shè)計領(lǐng)域，由于市場競爭的壓力，電子設(shè)計自動化等相關(guān)計算機輔助設(shè)計工具得到了廣泛的應(yīng)用，工程師可以在計算機軟件的輔助下進行設(shè)計、功能驗證、靜態(tài)時序分析、動態(tài)時序驗證等流程。
以上就是數(shù)字集成電路物理設(shè)計的全部內(nèi)容， .。
